華為於 5 月 25 日對外發佈論文，由公司董事、半導體業務部總裁何庭波在上海國際電路與系統研討會上正式提出「韜（τ）定律」（Tau Scaling Law），主張以「時間縮微」取代傳統的「幾何縮微」，宣稱可突破摩爾定律瓶頸，並以不依賴 EUV 光刻技術的設計路線，目標在 2031 年達到等同 1.4 納米製程的晶體管密度水平。消息公開後，A 股芯片板塊於 5 月 26 日全線急升，中芯國際（滬：688981）升 17.8%，華虹公司（滬：688347）更升逾兩成至漲停。
時間縮微替代幾何縮微
挑戰摩爾定律三大困境
「韜定律」的提出，針對的是摩爾定律在當前階段面臨的三大困境：電晶體縮小的物理空間逼近極限、先進製程的研發成本突破千億元門檻，以及更先進節點反而令每個晶體管的造價上升。何庭波在論文《 A Time Scaling Theory for Multi-Layer Electronic Systems 》中，系統性地提出，衡量芯片效能進步的首要指標，應從「製程尺寸的幾何縮小」轉向「任務完成時間的縮短」，即以系統性降低時間常數（τ）為目標，主導半導體的持續演進方向。
這一轉向的實際意涵在於：芯片效能的提升，不再單靠縮小電晶體的物理尺寸，而是透過優化電路架構、壓縮訊號在系統中的傳播延遲，達到同等甚至更高的效能增益。這對於在出口管制壓力下難以取得荷蘭 ASML 極紫外光（EUV）設備的中國半導體企業而言，具有明顯的戰略針對性。
邏輯折疊壓縮訊號傳播路徑
三維堆疊縮短物理距離三成
在具體技術方案上，「韜定律」圍繞四個核心技術方向展開。「邏輯折疊」（Logic Folding）是最核心的一環，將傳統平面二維的電路設計改為三維立體堆疊，令訊號的物理傳播距離縮短逾三成，直接壓縮延遲時間。「統一匯流排」技術則針對跨伺服器的資料存取，目標將存取時間由數十微秒降至 150 納秒以下。
此外，「韜定律」亦引入「 Hi-ONE 光學 I/O 」方案，以光速取代電速進行數據傳輸；「邊緣至表面 3D 折疊」技術則在三維空間上堆疊芯片模組，進一步提升整體密度與效能。何庭波形容，這套路線「走得通，走得遠」，其系統工程整合能力，可令芯片效能持續演進，而毋須依賴單一製程節點的推進。
量產逾三百款芯片驗證路線
秋季麒麟新品率先完整採用
「韜定律」並非單純的理論構想。何庭波表示，華為過去六年已依據這套定律，成功設計並量產逾 381 款芯片，涵蓋多個應用領域，顯示相關技術路線已具備規模化量產的實際基礎。何庭波同時宣佈，今年秋季華為將推出新一代麒麟手機芯片，這款新品將完整採用邏輯折疊技術，預料將成為「韜定律」迄今最具代表性的旗艦落地產品。
二零三一年目標追上台積電
設計層面取代設備路線
在長遠目標方面，何庭波預計，基於「韜定律」的持續發展，到 2031 年，相關高端芯片的晶體管密度，將達到等同 1.4 納米製程的水平，追上英特爾等全球行業龍頭。台積電早前宣佈，計劃於 2028 年啟動 1.4 納米製程芯片量產，屆時將採用 ASML 的專用 EUV 設備。若華為的時間表如期實現，意味著在毋須依賴同等設備的前提下，透過設計路線達到近乎相同的效能基準。
這一目標若能成真，將顛覆業界長期以來的一個基本預設：製造頂尖芯片，必然需要最先進的製程技術與光刻設備。研究機構 Omdia 亦預計，按照這一定律的發展趨勢，至 2035 年，AI 硬體系統的整合度有望實現逾百倍增長。
A 股芯片股聞訊全線急升
中芯華虹升幅均逾一成
由於港股 5 月 26 日（星期一）休市，「韜定律」消息的即時市場反應主要體現於 A 股。A 股整體當日升逾 1%，主要由芯片板塊帶動。華虹公司升逾兩成至漲停；中芯國際升 17.8%；兆易創新升約一成；寒武紀升 9.4%。整體反應反映，市場將「韜定律」解讀為中國半導體自主能力的重要正面訊號，而非單一企業的技術宣傳。
業界評估優勢仍有不確定性
制裁壓力下的技術突圍思路
研究機構 Omdia 對「韜定律」的實際效力持審慎態度，表示目前仍不確定華為在這一方向的優勢是否會特別顯著，但認可這至少代表一條新思路，顯示華為在面對供應鏈挑戰的環境下，找到了新的突破口。「韜定律」的提出，帶有明顯的戰略宣示意味：它直接表明，在 EUV 設備與先進 EDA 工具受限的前提下，中國頭部半導體企業仍在持續探索繞過設備瓶頸的設計路線。
這一方向的意義，不只在於華為本身。一旦「韜定律」所代表的系統工程路線能夠持續實現效能增益，將在一定程度上改變外界評估出口管制效力的框架，亦可能令中國在中端芯片領域的競爭力進一步強化。這個路線能否真正在 2031 年達到既定目標，有待後續驗證；但「韜定律」的提出本身，已足以令外界重新審視制裁對中國芯片業長遠發展的實際效力。
「韜（τ）定律」是甚麼？與摩爾定律有何分別？
「韜定律」由華為何庭波提出，主張以「時間縮微」取代傳統「幾何縮微」，即不再只靠縮小電晶體尺寸來提升效能，而是聚焦壓縮訊號傳播延遲（時間常數τ），以系統工程方式持續提升芯片效能，突破摩爾定律的物理與成本瓶頸。
華為如何在不依賴 EUV 設備的前提下提升效能？
透過「邏輯折疊」（Logic Folding）技術，將平面二維電路設計改為三維立體堆疊，縮短訊號物理傳播距離逾三成；配合「統一匯流排」、「 Hi-ONE 光學 I/O 」及「 3D 折疊」等技術，在設計層面壓縮延遲，毋須依賴最先進的光刻設備。
華為聲稱 2031 年追上台積電 1.4 納米，可信嗎？
研究機構 Omdia 對此持審慎態度，認為優勢是否顯著尚存不確定性。台積電計劃 2028 年量產 1.4 納米製程，屆時已有三年領先優勢。華為的目標是在設計層面達到同等晶體管密度，但實際良率、成本及量產規模能否達標，仍有待驗證。
秋季麒麟新芯片採用甚麼技術？
何庭波宣佈，今年秋季將發佈新一代麒麟手機芯片，將完整採用邏輯折疊技術，是「韜定律」理論路線迄今最具規模的旗艦落地產品。
「韜定律」消息公開後，A 股芯片股升幅有多大？
A 股 5 月 26 日整體升逾 1%，芯片板塊表現突出：華虹公司（688347）升逾兩成至漲停；中芯國際（688981）升 17.8%；兆易創新（603986）升約一成；寒武紀（688256）升 9.4%。港股當日因公眾假期休市。
「韜定律」對香港科技及半導體相關股份有甚麼影響？
港股於 5 月 26 日休市，未有即時反應。待市場復市後，在港上市的半導體概念股及中芯國際（00981）、華虹半導體（01347）等相關股份，預料將受「韜定律」消息帶動而出現波動，投資者宜留意相關板塊動向。
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